課程大綱

內(nèi)容簡(jiǎn)介

1

功能驗(yàn)證與驗(yàn)證平臺(tái)總述

什么是數(shù)字芯片驗(yàn)證，驗(yàn)證在芯片研發(fā)中的角色以及如何全方位開(kāi)展驗(yàn)證，包含數(shù)字設(shè)計(jì)全流程介紹，數(shù)字電路Verilog HDL設(shè)計(jì)入門(mén)以及常見(jiàn)語(yǔ)句簡(jiǎn)介，Verilog HDL設(shè)計(jì)搭建最簡(jiǎn)單的驗(yàn)證平臺(tái)，查看波形驗(yàn)證設(shè)計(jì)，介紹常用EDA工具

2

System Verilog數(shù)據(jù)結(jié)構(gòu)

驗(yàn)證平臺(tái)中常用的數(shù)據(jù)類(lèi)型以及函數(shù)介紹，以實(shí)操題目快速掌握知識(shí)點(diǎn)，結(jié)構(gòu)體，枚舉，以及l(fā)ogic，wire，reg等數(shù)據(jù)介紹，隊(duì)列以及數(shù)組的操作。

3

面向?qū)ο缶幊淘隍?yàn)證中的應(yīng)用

掌握System Verilog中面向?qū)ο笤诟鱾€(gè)組件中的應(yīng)用，配以實(shí)操題目。包含面向?qū)ο笞钪匾姆庋b、繼承、多態(tài)的知識(shí)點(diǎn)。

4

驗(yàn)證平臺(tái)中的約束與隨機(jī)

隨機(jī)、約束在驗(yàn)證平臺(tái)中的作用，掌握如何隨機(jī)，如何約束。

5

驗(yàn)證平臺(tái)中的斷言和覆蓋率

學(xué)習(xí)斷言以及覆蓋率相關(guān)的知識(shí)點(diǎn)，掌握斷言的語(yǔ)法以及寫(xiě)法，掌握功能覆蓋率的寫(xiě)法。

6

線(xiàn)程間的通信

了解驗(yàn)證平臺(tái)和DUT的通信方式，掌握阻塞和非阻塞的概念

7

System Verilog驗(yàn)證平臺(tái)實(shí)例

通過(guò)一個(gè)System Verilog的驗(yàn)證實(shí)例，掌握驗(yàn)證平臺(tái)結(jié)構(gòu)，一個(gè)完整的驗(yàn)證平臺(tái)包含了HDL、HVL以及包含clk、reset的TOP層。

8

從System Verilog到UVM驗(yàn)證平臺(tái)

通過(guò)上一章的System Verilog驗(yàn)證平臺(tái)，切入U(xiǎn)VM驗(yàn)證平臺(tái)，介紹什么是UVM，UVM與SV的關(guān)系，為什么要用UVM，UVM的便利性。UVM的phase機(jī)制。

9

Transaction與Sequence

Transaction和Sequence在驗(yàn)證平臺(tái)中的作用和基本思路。解釋UVM中刺激的產(chǎn)生，創(chuàng)建UVM序列項(xiàng)(事務(wù))，學(xué)習(xí)如何構(gòu)造簡(jiǎn)單的UVM序列，描述序列和驅(qū)動(dòng)程序之間的握手。

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Sequencer、Drivers與TLM

Sequencer、Driver和TLM在驗(yàn)證平臺(tái)中的作用和基本思路；解釋UVM排序器和驅(qū)動(dòng)程序；

描述如何創(chuàng)建仿真友好的驅(qū)動(dòng)程序；學(xué)習(xí)如何開(kāi)發(fā)UVM排序器和驅(qū)動(dòng)程序，如何將事務(wù)轉(zhuǎn)移到DUT；解釋事務(wù)級(jí)建模傳輸(TLM)；描述事務(wù)端口和導(dǎo)出。

11

Monitor與Agent

Monitor和Agent在UVM驗(yàn)證平臺(tái)中的作用和基本思路。創(chuàng)建采樣DUT輸出的UVM Monitor；解釋如何使用UVM分析端口發(fā)送事務(wù)；學(xué)習(xí)創(chuàng)建和使用UVM Agent；

配置UVM Agent為ActiveAgent或Passive Agent。

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覆蓋率收集

覆蓋率收集注意點(diǎn)，如何收集覆蓋率。

回顧SystemVerilog功能覆蓋；演示構(gòu)建和抽樣覆蓋組；查看報(bào)告覆蓋率；學(xué)習(xí)在UVM中應(yīng)該在哪里收集覆蓋信息；演示如何將覆蓋收集器連接到監(jiān)視器/代理

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Scorboard與Enviroment

Scoreboard和Env在UVM驗(yàn)證平臺(tái)中的作用以及基本思路和寫(xiě)法。

解釋TLM分析連接；解釋記分牌概念；學(xué)習(xí)如何預(yù)測(cè)預(yù)期的DUT輸出。構(gòu)建一個(gè)UVM計(jì)分板，將預(yù)測(cè)結(jié)果與實(shí)際輸出值進(jìn)行比較。

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Configuration與Factory

驗(yàn)證平臺(tái)配置和工廠(chǎng)模式。描述UVM配置數(shù)據(jù)庫(kù)；解釋組件配置；學(xué)習(xí)如何在組件和序列之間傳遞配置信息；學(xué)習(xí)如何描述UVM工廠(chǎng)；學(xué)習(xí)如何使用工廠(chǎng)創(chuàng)建組件和事務(wù)；演示工廠(chǎng)覆蓋如何改變測(cè)試臺(tái)的行為。

15

芯片驗(yàn)證流程綜述

芯片驗(yàn)證流程綜述。總結(jié)完整的芯片驗(yàn)證流程。包括驗(yàn)證策略，驗(yàn)證過(guò)程中的時(shí)間分配等。

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小作業(yè)：實(shí)驗(yàn)訓(xùn)練總結(jié)

小作業(yè)：驗(yàn)證項(xiàng)目實(shí)訓(xùn)。從0開(kāi)始，寫(xiě)一個(gè)小的設(shè)計(jì)，并對(duì)此設(shè)計(jì)進(jìn)行UVM驗(yàn)證平臺(tái)編寫(xiě)。

階段

內(nèi)容簡(jiǎn)介

開(kāi)工指導(dǎo)

數(shù)字芯片仿真驗(yàn)證知識(shí)回顧學(xué)習(xí)，芯片驗(yàn)證全流程介紹，實(shí)訓(xùn)項(xiàng)目介紹，

開(kāi)工準(zhǔn)備

學(xué)習(xí)如何進(jìn)行驗(yàn)證測(cè)試點(diǎn)的分解，指導(dǎo)學(xué)員入手進(jìn)行測(cè)試點(diǎn)驗(yàn)證

提取測(cè)試點(diǎn)

自行提取測(cè)試點(diǎn)，組織review，答疑，教師提取測(cè)試點(diǎn)分享

初步運(yùn)行

初步運(yùn)行驗(yàn)證環(huán)境，跑通example testcase,答疑

完善驗(yàn)證環(huán)境

補(bǔ)全驗(yàn)證環(huán)境缺失組件，完成測(cè)試點(diǎn)對(duì)應(yīng)TC，完成所有點(diǎn)測(cè)試點(diǎn)測(cè)試

覆蓋率收集

功能覆蓋率模型學(xué)習(xí)以及編碼，

驗(yàn)證報(bào)告寫(xiě)作

完成芯片驗(yàn)證報(bào)告以及checklist自檢，